通过中介层设计管理热膨胀和电迁移

核心要点：

• 为了提升互连密度以满足AI工作负载的带宽需求，制造商正转向2.5D和3D封装架构。
• 尽管2.5D中介层作为无源器件，规避了3D封装的部分可靠性挑战，但其仍易受热机械失效影响，因为众多不同层具有不同的热膨胀系数。
• 互连密度的提升也使得管理电迁移风险变得至关重要。铜再分布层的微观结构会影响电迁移发生的可能性。

随着晶体管横向微缩日益困难，制造商正转向CFET等垂直晶体管设计以及垂直封装来提升器件密度。与此同时，AI工作负载所需的巨大带宽正推动芯片间互连密度的提升。

然而，器件封装的根本目标并未改变——保护芯片免受损伤，并将芯片上的微米级焊盘连接到其他芯片以及电路板上的毫米级特征结构。

目前，混合键合实现了芯片间可用的最高互连密度。所谓的3D封装利用混合键合将芯片垂直堆叠，以最小占地面积实现最大电路密度。硅通孔（TSV）根据需要将信号传输至每颗芯片底部，以连接到堆叠中的下一颗芯片或下方的封装基板。

3D封装要求组成芯片之间紧密集成，精确到一颗芯片上的铜凸起与另一颗芯片上的焊盘之间的对准。同时，它们也带来了重大的测试和可靠性问题。散热尤为困难，因为堆叠芯片的表面积增长速度慢于有源器件体积的增长速度。热量可能导致TSV在工作期间膨胀，产生应力，并可能引发裂纹和分层。由于堆叠中的每一层都包含有源器件，热流和信号路径可能以难以预测的方式相互影响。

相比之下，2.5D封装提供了一种更灵活的选择。在这类封装中，芯片放置在中介层上，中介层将信号从每颗芯片的焊盘重新分配至其他芯片或封装基板。中介层是无源器件，包含布线以及可能的电容和电阻，但没有晶体管或其他开关器件。与有源电路相比，它既更易于建模，也更易于制造，从而规避了3D封装的某些可靠性问题。

理论上，2.5D封装中的组成芯片彼此独立。如果其中一颗芯片的焊盘布局发生变化，中介层设计需要相应更改，但其他芯片的设计无需变动。从概念上讲，中介层的功能类似于一块布线极为密集的电路板。

复杂的结构，复杂的热行为

然而，2.5D封装仍然必须散热、提供机械支撑等。对一颗芯片的改动可能会同时改变封装的热流和热机械行为。事实上，首尔大学的Hakjun Kim及其同事发现，热机械失效是2.5D封装最具挑战性的可靠性问题。[⁠1] 由于不同材料的CTE不同，制造过程中的温度变化以及工作期间的电阻加热会导致它们以不同的速率膨胀和收缩。

在2.5D封装中，芯片通常为硅材料并带有铜互连，其CTE较低。封装基板、塑封料和底部填充胶通常为CTE较高的有机材料。2.5D封装涵盖了多种多样的方案选择，中介层可能包含光子器件、微流控冷却等。硅和聚酰亚胺是两种最常见的替代材料，两者均内嵌铜布线。

在仅含单颗芯片的简单封装中，对制造过程中的膨胀和收缩进行建模相对直接。回流焊炉等工艺会同时加热和冷却整个封装。然而，在工作状态下，热流取决于芯片内部的信号路径和工作负载。芯片内部的温度梯度与各层之间的CTE差异相结合，会导致复杂的应力分布。

在包含多个芯片的封装中，制造应力和工作应力都更加难以建模。例如，两个相邻芯片可能会在下方中介层和基板上产生相反的应力。应力场不再是简单的凹形或凸形翘曲，而可能呈马鞍形或其他复杂形状。Kim解释说，在封装的一个区域进行加固会增加其他区域的应力。例如，如果芯片和中介层的膨胀量大于基板，由此产生的拉应力会使基板翘曲。严重的翘曲会导致焊点拉长或失效。然而，加固基板以防止翘曲并不能消除应力，而只是将其转移到封装中的其他位置。中介层与基板之间的键合可能会失效，或者再分布层可能会分层。

华南理工大学的Ming-Sheng Luo及其同事开发了一个包含两个相邻芯片和三层再分布互连的简单2.5D封装的有限元模型。他们发现芯片之间的间隙以及中介层与塑封料之间的连接是特别容易失效的区域。对于较大的封装，他们建议添加虚拟芯片——即裸硅片——以帮助平衡封装内的应力。[⁠2]

Luo还观察到，根据系统所处的环境，封装材料吸湿也可能是一个相关因素。不同材料会因吸水率不同而吸收水分并发生膨胀。此外，材料的吸湿行为不一定与其热行为平行。

管理电迁移

电迁移是封装失效的另一个主要原因，但历来并非逻辑和存储器件的主要关注点。然而，电迁移是电流密度的效应，因此随着封装中电流密度的升高，电迁移风险也随之增加。台湾阳明交通大学的Yi-Quan Lin及其同事通过改变电镀铜的化学配方，制备出具有纳米晶或纳米孪晶晶粒结构的导线。

通过改变晶体结构来控制电迁移，相比添加合金元素掺杂剂对电路电阻的影响更小，相比沟槽衬垫及类似方案增加的工艺复杂度也更低。在Lin的研究中，纳米晶铜实际上降低了电迁移抗力，这显然是因为晶界促进了扩散。纳米孪晶铜，尤其是退火后的纳米孪晶铜，具有强烈的（111）织构和大量的共格孪晶界。这种结构抑制了沿晶界的氧化物形成和空洞产生。[⁠3] 日月光集团（ASE Group）的类似研究对去塑封后的RDL结构进行了原位电迁移行为观察。细晶粒的寿命比粗晶粒导线长约七倍。[⁠4]

面向未来的建模

图1：带有三个chiplet和八层硅中介层的2.5D封装示意图。[5]

2.5D封装的复杂性，加上单个焊盘与整个封装之间尺寸尺度的差异，使得预测性建模颇具挑战。对单个区域进行有限元分析是直接的，但需要考虑的区域数量在计算上是难以承受的。研究人员开始开发深度学习代理模型，以减少对有限元分析的需求。早期结果表明，这种方法可能为翘曲及其他非线性行为的可扩展建模提供一条实用途径。[⁠5]

参考文献

1. H. Kim, et al., “Thermomechanical Challenges of 2.5-D Packaging: A Review of Warpage and Interconnect Reliability,” in IEEE Transactions on Components, Packaging and Manufacturing Technology, vol. 13, no. 10, pp. 1624-1641, Oct. 2023, doi: 10.1109/TCPMT.2023.3317383.
2. M. -S. Luo, et al., “A Comprehensive Simulation Study on Cu Trace Damage and Cu/Polyimide Interface Delamination of RDLs in Fan-Out Wafer Level Package Under Hygro-Thermo-Mechanical Loads,” 2024 IEEE 26th Electronics Packaging Technology Conference (EPTC), Singapore, 2024, pp. 841-847, doi: 10.1109/EPTC62800.2024.10909933.
3. Yi-Quan Lin, et al., “Impact of microstructure engineering on electromigration resistance of copper redistribution lines,” Journal of Materials Research and Technology, Volume 39, 2025, Pages 3076-3086, ISSN 2238-7854, https://doi.org/10.1016/j.jmrt.2025.10.037.
4. M. -Y. Tsai, et al., “Effect of Microstructure on the Electromigration Performance of 2- μm-Cu Redistribution Line under In-situ SEM Observation,” 2024 IEEE CPMT Symposium Japan (ICSJ), Kyoto, Japan, 2024, pp. 184-187, doi: 10.1109/ICSJ62869.2024.10804753.
5. Yang, C., et al., “Deep Learning-Enabled Multiscale Strategy for Rapid and Accurate Warpage Prediction of Interposer Routing Interconnects.” Int. J. of Precis. Eng. and Manuf.-Green Tech. (2026). https://doi.org/10.1007/s40684-026-00914-5

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