为什么大语言模型是芯片设计领域最好的事情

我们生活在一个日益由人工智能（AI）塑造的世界中。这场革命的核心在于一项大多数人从未见过的技术：芯片。

在摩尔定律的推动下，过去几十年来每美元的计算能力和每瓦特的计算能力提升了超过一百万倍。这些巨大的进步使我们能够在海量数据集上训练大型 AI 模型，解锁了我们曾经只敢想象的能力，包括支撑当今最先进 AI 应用的大型语言模型（LLMs）。

越来越多的证据表明，缩放定律（scaling laws）在 AI 模型中仍然适用。如上图所示，将用于训练的计算量增加一个数量级，可能会导致模型性能出现代际飞跃。因此，在追求通用人工智能（AGI）的过程中，几乎所有主要科技公司都在竞相构建大规模的计算基础设施，以训练下一代模型。

如果芯片对于实现 AGI 如此基础且重要，为什么不是每家大型 AI 公司都在自行制造呢？答案是：他们正在这么做。事实上，如今定制硅片（custom silicon）的公司比以往任何时候都多！

定制硅片：至少两年时间，100+ 名工程师

尽管业界对为 AI 等应用构建定制硅片表现出极大兴趣，但设计和流片（taping out）芯片依然是一项艰巨的任务。这需要巨大的工程投入——据估计，对于一个典型复杂度的 ASIC，需要超过 1,000 个工程月的工作量。此外，公司必须识别并招聘具备芯片设计各个阶段专业知识的稀缺人才，并且需要一个愿意承担重大风险并投入资本的领导团队。

那么，是什么让今天的芯片设计变得如此复杂？让我们一探究竟。

历史视角：瓶颈的转移

关键见解：过去几十年在逻辑综合、布局布线以及硬件描述语言（HDLs）方面的电子设计自动化（EDA）开创性工作，已将瓶颈转移到了芯片验证环节。

为了理解今天芯片设计的复杂性，让我们首先概述设计芯片的关键步骤。然后，我们将回顾历史，审视芯片设计过程中瓶颈是如何发生转移的。

芯片设计的关键阶段

• 规格与架构：确定功能目标、PPA（性能、功耗、面积）目标，并起草满足产品需求的高层微架构。
• 设计与 RTL 开发：使用 HDL（例如 Verilog）实现架构，编写清晰、可综合的 RTL，并明确时序和功耗意图。
• 功能验证：在涉及真金白银的硅片生产之前，利用仿真、形式验证和原型验证等手段，彻底证明 RTL 的行为符合预期。
• 逻辑设计与综合：在约束条件下将 RTL 转换为门级网表，优化面积、功耗和时序，同时满足晶圆厂库的要求。
• 物理设计：进行布局规划、放置、时钟树综合和布线；运行静态时序分析（STA）、设计规则检查（DRC）/版图与原理图一致性检查（LVS）以及电源完整性检查，以生成可用于流片的 GDSII 文件。
• 封装与测试：定义 I/O 环和封装，插入扫描链/BIST（内置自测试）以提高可制造性，并为晶圆测试、组装和最终硅片验证准备 ATE（自动测试设备）向量。

如果你想知道哪个阶段耗费更多的精力和工程工时，答案取决于你从历史的哪个时期来看。

20 世纪 80 年代至 2000 年代：优化逻辑综合与布局布线

回到 20 世纪 80 年代，当时芯片只有几千个晶体管，其设计过程与今天大不相同。工程师手工设计电路并放置晶体管。随着晶体管数量的增长，这种方法很快变得不可扩展。电子设计自动化（EDA）的出现改变了整个行业，减少了人工努力，使设计师能够构建更大、更复杂的芯片。

此外，1986年出现的硬件描述语言（HDL），如Verilog，抽象掉了底层的电路细节（就像C和C++对汇编编程所做的那样），使工程师能够专注于架构和逻辑。HDL与电子设计自动化（EDA）的结合显著提高了设计师的生产力，使得我们今天看到的巨型芯片得以量产。

与此同时，摩尔定律继续推动半导体行业的发展，在成本不变的情况下每两年将晶体管数量翻倍。这些晶体管的可用性使得芯片上的核心数量得以扩展，并增加了架构的复杂性。

• EDA工具应运而生，以解决布局布线（P&R）和逻辑综合中的难题。
• HDL简化了逻辑设计，带来了生产力的重大提升。
• 更多晶体管的可用性使芯片设计师能够构建更复杂、性能更高的芯片。

从上图可以清楚地看出这些因素的综合影响：在过去三十年中，芯片设计方法的创新与摩尔定律共同为我们带来了拥有数百亿个晶体管的巨型芯片。用于综合和布局布线的EDA工具的成熟度不断提升，持续支持着芯片规模和复杂度的增长。因此，芯片设计的关键瓶颈已转移到流程的早期阶段：功能验证、逻辑设计和架构创新。

2000年代及以后：功能验证复杂性的增加

随着芯片变得越来越大且越来越复杂，确保RTL的功能正确性变得更加繁琐。如今，功能验证占据了芯片开发的大部分工作量，往往高达60–70%。这是复杂的、由人工驱动的过程，涉及深入的架构推理、边缘情况测试以及对约束条件的细致理解。

验证已扩展为一个跨越硅前和硅后阶段的多层、多方法过程。以下是一些验证方法可能存在的差异示例：

设计层次结构

• 模块级验证（单元测试）
• 子系统级验证
• 芯片/系统级验证

方法论

• 仿真
• 形式化验证
• emulation（原型验证/仿真器）
• 门级仿真

抽象层级

• 规范级（例如自然语言或可执行规范）
• RTL级
• 网表级
• 布局后（SPICE级）

验证意图

• 功能验证（它是否按预期工作？）
• 结构验证（例如连接性、lint检查、DRC、CDC、RDC）
• 功耗感知验证（UPF/CPF检查）
• 安全验证（例如侧信道、隔离）
• 时序验证（例如静态时序分析）

环境

• 硅前（仿真/emulation）
• 硅后（上电启动、系统验证、现场测试）

每个阶段在确保随着复杂度扩展的正确性方面都起着关键作用。这里的组合爆炸是真实存在的：拥有n个晶体管的芯片理论上可能存在2ⁿ种状态。对于一个拥有10亿个晶体管（10⁹）的芯片，可能的二进制状态数量为10^{3.0 x 10^{8}}，这比我们可以观察到的任何物理量都要大得难以想象！虽然其中大多数状态在实际中是不相关或不可达的，但这种指数级增长让人感受到验证现代芯片所面临的压倒性复杂性。

制造芯片变得越来越难——也越来越昂贵

挑战仍在继续。构建下一代芯片所需的时间和精力比以往更多。有三个主要驱动因素：

• 摩尔定律继续增加晶体管数量，意味着芯片越来越大
• 专业化程度不断提高，算法变得更加复杂
• 复杂度不断增长，同时节点尺寸更小，功耗预算更加严格

所有这些直接导致了功能验证工作量的增加。对于快速移动的芯片设计团队来说，无法解决验证瓶颈已不再是可选项。

LLM如何改变芯片设计的游戏规则

AI 并非芯片设计领域的新生事物。此次有何不同？

AI 已被用于芯片设计——最显著的应用是在布局布线任务中，这类任务非常适合采用强化学习等黑盒优化技术。事实证明，这能够提升芯片设计流程的效率。鉴于综合、P&R（布局布线）等阶段在很大程度上已经实现自动化，在此处应用 AI 只能带来边际收益，且无法解决真正的瓶颈：即设计和验证芯片所需的认知工作量。

为何行业没有像综合那样，开发出自动化的验证工具？

答案很简单：设计与验证本质上是自然语言推理问题。工程师必须理解规格说明，通过推理把握架构意图，并确保实现与这一意图保持一致。所有这些任务都涉及对人类语言的加工、生成和解读。历史上，一直缺乏自动化处理这部分工作的技术，因此它始终依赖人工完成。

这正是大语言模型（LLMs）发挥作用的地方。LLMs 擅长的正是设计与验证所需的核心能力：自然语言理解和推理。借助 LLMs，理解设计意图、确定测试重点、编写代码、采用智能体方法运行合适的工具、调试失败案例以及发现覆盖率漏洞，这些都已成为可能。这些新能力激励我们的团队率先开创下一代验证工具。

在这个快速演变的领域中，人们充满兴奋，但也存在许多待解答的问题：

• 在 LLM 时代，芯片设计方法论应如何改变——或者说必须如何改变？
• 设计和验证流程中有多少部分能够成功实现自动化？
• 随着新的 AI “同事”出现，人类工程师的角色将如何演变和变化？

……以及作为整个行业，我们甚至尚未考虑到的大量其他问题。

前路展望：芯片设计中新抽象层的崛起

随着芯片复杂度的增加和计算需求的持续激增，LLMs 可能不仅对 AI 负载至关重要，对于支撑它们的硬件也至关重要。这些模型有望彻底改变芯片设计本身，以前所未有的方式打通硅片与软件之间的闭环。

我相信芯片设计正迎来另一个“Verilog 时刻”——即向更高层次抽象的转变。我们预计将从 RTL 转向一种新的表示形式，使工程师能够更直观地表达意图，可能通过自然语言而非僵化的语法来实现。我们将此称为“心智模型”，并正在积极研究如何使其成为切实可行的现实。

AI 的未来将由我们构建的芯片塑造——而很快，那些芯片也将由我们训练出的 AI 来塑造。这是一条双向通道。这一循环有望加速硅片和软件领域的创新，使我们更接近下一代计算能力。

了解更多关于 Cadence ChipStack AI Super Agent 的信息。